关于Verilog语言学习

用verilog以后容易转向ASIC，其实VHDL和Verilog差不多的，会了一种马上就能会第二种。
教材：

华为Verilog HDL入门教程.pdf 280.97KB PDF 834次下载 预览

Verilog_golden中文版.pdf 511.67KB PDF 165次下载 预览

卡内基梅陇大学verilog课程讲义.pdf 294.37KB PDF 154次下载 预览

注意，不是所有的Verilog语句都是可以综合的，也就是说，可能会出现QII拒绝编译的情况，具体能不能编译，参考这个：
  
verilog_经验(适合初学者).doc 714.50KB DOC 151次下载

引用第3楼dctyu于2011-01-22 22:02发表的  :
恕我科班出身但是学得不深。耳闻FPGA过，未能深入研究。总感觉FPGA更倾向于可编程组合逻辑。

我自己把通常意义的计算机编程归属于时序逻辑。而“编程”本身还包括烧写组合逻辑电路。这是从当年学习GAL器件过程中知道的。

数字电路是并发执行的，而计算机是顺序执行的。。。。
计算机程序和数字逻辑基本上没法类比

ls不能这么讲，ASIC设计90%都是用Verilog，AHDL才是HDL中的土著语言。
其实硬件描述语言的主要用途并不是编程，所以这样排名是没什么参考价值的。

如果组合逻辑占主导，时序部分很简单，肯定是用CPLD。因为CPLD是乘积项的结构，可以有几十个输入端，做出超级复杂的组合逻辑。而且CPLD的信号传播延迟是确定的，可以跑到很高速度。MAXII系列上300M的片子只要几十块，而Cyclone内部也就100～200M，除非是局部10几个LE之间上300M。
FPGA除了LE里面的触发器能实现复杂时序，还有就是内部资源多。PLL，RAM块，DSP块，内嵌的硬核，收发器等等，这才是狠角色。

上传QuartusII软件傻瓜式使用教程

Altera - My First FPGA Design Tutorial.pdf 2.26MB PDF 96次下载 预览
第一次使用Quartus II 肯定会晕头转向，照着这个教程做一遍就会了。

FPGA有RAM块，做成一个超大号查找表不行吗？

上传一个例程，有助于学习Verilog：
  (附件:102497)

代码分析：

在这里的LED闪烁频率是可调的，按一下KEY会使LED2状态翻转，同时会减小LED3闪烁的频率。
这个代码比较烂，仅仅是用来演示verilog的基本特性
module LED(CLK,KEY,GPIO);
  
  input CLK; //输入信号
  input KEY;
  output reg[3:0] GPIO = 4'd0; //输出寄存器
  
  reg[1:0] KEY_prev; //内部寄存器
  reg[1:0] KEY_status;
  reg[23:0] KEY_count;  
  
  reg[1:0] Status;
  reg[31:0] Count; //32位长度（0～31位）
  reg[31:0] limit = 32'd2500000; // 50MHz / 2500000 = 0.05s
    
  always@(posedge CLK)  //实现上升沿触发
  begin
        //process for keyscan
     KEY_count <= KEY_count+24'd1; // 建立时序逻辑模型时，采用非阻塞赋值语句。组合逻辑用阻塞赋值
     if(KEY_count >= 24'd100000) //50MHz / 100000 -> 50ms //always里面是顺序执行的
     begin
        KEY_count <= 24'd0;
        KEY_status <= KEY_prev & (~KEY);
       KEY_prev <= ~KEY;
    end    
  end
  
  always@(posedge KEY_status[0]) //几个always，还有assign之间是同时执行的
  begin
        limit <= limit + 32'd2000000;
        GPIO[2] <= ~GPIO[2];
  end
    
  always@(posedge CLK)
  begin
  
    Count<=Count+32'd1;
  
    if(Count >= limit) //这里是一个“不小于”号
//注意区别 “不大于”和非阻塞赋值
    begin
      
        case(Status)
        
          2'b00:
         begin
            GPIO[0] <= 1;GPIO[1] <= 1;GPIO[3] <= 1;
          end
        
            2'b01:
          begin
          GPIO[0] <= 1;GPIO[1] <= 1;GPIO[3] <= 1;
          end
          
          2'b10:
          begin
          GPIO[0] <= 0;GPIO[1] <= 0;GPIO[3] <= 0;
          end
          
          2'b11:
          begin
          GPIO[0] <= 0;GPIO[1] <= 0;GPIO[3] <= 0;
          end//注意begin-end块
          
          default;//最好写上default
        endcase //注意与C的区别
        
      GPIO[3] <= ~GPIO[3];
      Status<=Status+1'b1;
      Count<=32'd0;
    end
  end
  
endmodule

抱歉，确实是笔误，已经改正

马上又要用FPGA做相干解调了。。。

去年发帖的时候，因为我那边的东西，对FPGA的需求并不是很迫切，所以此帖暂停。
现在做一个数字接收机，解调器为DSP+FPGA，本帖内容继续更新。