如果组合逻辑占主导，时序部分很简单，肯定是用CPLD。因为CPLD是乘积项的结构，可以有几十个输入端，做出超级复杂的组合逻辑。而且CPLD的信号传播延迟是确定的，可以跑到很高速度。MAXII系列上300M的片子只要几十块，而Cyclone内部也就100～200M，除非是局部10几个LE之间上300M。
FPGA除了LE里面的触发器能实现复杂时序，还有就是内部资源多。PLL，RAM块，DSP块，内嵌的硬核，收发器等等，这才是狠角色。
上传QuartusII软件傻瓜式使用教程
Altera - My First FPGA Design Tutorial.pdf
2.26MB
PDF
96次下载
预览
第一次使用Quartus II 肯定会晕头转向，照着这个教程做一遍就会了。
