一般我们用70TPS16都是瞬时超过额定电流的用法。 想通过直接并联来获得超单管极限的工作电流，是不可以的。基本是必烧。额 有过坛友并联5个，一样烧。头像是御坂，御坂泛滥，不记得是哪个御坂了。因此提出这个话题。
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可控硅并联-70TPS16-超限并联【原创】
直接并联两个可控硅,必须一致性非常接近。中大奖都没那么难。另外线路和管脚的电感的Lx差别，线路的电阻Rx差别、线路的分布电容差别Cx 这些布线的寄生电容电感和导体本身的微小电阻差别等、还有周围电磁环境影响。温度差别影响等等很多条件决定了晶闸管不能同时导通。之间的时间误差即使很小，也会导致致命问题。
想通过并联可控硅获得大电流通过能力，首先这是可以实现的。但是有先决条件和保护措施。
首先，在元件选择方面，尽可能挑选统一批次，统一性好的元件。
第二，必须留有余量。别想着并联之后得到2倍的工作能力，达到150%就可以了，保证单管60%-80%的工作范围，预留20%-40%的余量保证相对安全，如果条件极端，比如，短时间超额定电流使用，还应预留更多余量。
第三：必须有均衡措施。通过均流电阻或者均流变压器对电流进行均衡。避免电流集中流过单个可控硅。
第四：如果是昂贵的管子，快速熔断保护措施必须有，以防意外。
第五：线路设计必须尽量对称和均衡。以减少因为布线的电感电阻电容的差别导致导通异步。
额大概就是这些。
如果想获得超过1400A甚至更大的电流的高上升率脉冲电流。那就不是单纯并联多少个70TPS16就能解决的问题，还要有其他设计。 一步做不到的事情，可以分两步做。嘿嘿，电路设计我就不班门弄斧了。欢迎大家踊跃参与吧！
想通过并联可控硅获得大电流通过能力，首先这是可以实现的。但是有先决条件和保护措施。
首先，在元件选择方面，尽可能挑选统一批次，统一性好的元件。
第二，必须留有余量。别想着并联之后得到2倍的工作能力，达到150%就可以了，保证单管60%-80%的工作范围，预留20%-40%的余量保证相对安全，如果条件极端，比如，短时间超额定电流使用，还应预留更多余量。
第三：必须有均衡措施。通过均流电阻或者均流变压器对电流进行均衡。避免电流集中流过单个可控硅。
第四：如果是昂贵的管子，快速熔断保护措施必须有，以防意外。
第五：线路设计必须尽量对称和均衡。以减少因为布线的电感电阻电容的差别导致导通异步。
额大概就是这些。
如果想获得超过1400A甚至更大的电流的高上升率脉冲电流。那就不是单纯并联多少个70TPS16就能解决的问题，还要有其他设计。 一步做不到的事情，可以分两步做。嘿嘿，电路设计我就不班门弄斧了。欢迎大家踊跃参与吧！
[修改于 9年8个月前 - 2015/04/21 12:40:10]
今天不舒服。消化不良。明天没有人提出方案的话。我再出电路图。
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引用 法式油炸薯条:1000A可控硅多少钱？
买1000A可控硅呗
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引用 ApocalypseTANK:你电容不是单独一个的，是电容组吧？
那是我，我用可控硅当鞭炮，电压是前所未有的1200v容量150uf，不过我模拟的实在标称量之内的，10个的损失了4个，电流上升率一直让我头疼，之后大功率下我用自己改装的空开了，我不得不说你花一样的钱买一个大号的可控硅保险很多，下次花个100...
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首先上70pts16数据 一般正品都能达到
ABSOLUTE MAXIMUM RATINGS ( TJ = 25°C UNLESS OTHERWISE SPECIFIED )
IT(RMS) RMSon-state current Tc = 109°C 105 A
IT(AV) Average on-state current Tc = 109°C 70 A
ITSM Non repetitive surge peak on-state current 无重复峰值浪涌电流
tp = 8.3ms （正弦半波底部宽度）Tj= 25°C 1400A tp = 10ms （正弦半波底部宽度） 1500A
I²t I²t Value for fusing tp = 10 ms Tj= 25°C 11250 A²S
dI/dt Critical rateof rise of on-state current IG = 2 x IGT, tr≤100ns F = 60 Hz Tj= 125°C 150 A/μs
IGM Peak gate current tp = 20 μs Tj= 125°C 2.0 A
PG(AV) Average gate power dissipation Tj= 125°C 2.0 W
Tstg Storage junction temperature range - 40 to + 150°C
Tj Operating junction temperature range - 40 to + 125
ABSOLUTE MAXIMUM RATINGS ( TJ = 25°C UNLESS OTHERWISE SPECIFIED )
IT(RMS) RMSon-state current Tc = 109°C 105 A
IT(AV) Average on-state current Tc = 109°C 70 A
ITSM Non repetitive surge peak on-state current 无重复峰值浪涌电流
tp = 8.3ms （正弦半波底部宽度）Tj= 25°C 1400A tp = 10ms （正弦半波底部宽度） 1500A
I²t I²t Value for fusing tp = 10 ms Tj= 25°C 11250 A²S
dI/dt Critical rateof rise of on-state current IG = 2 x IGT, tr≤100ns F = 60 Hz Tj= 125°C 150 A/μs
IGM Peak gate current tp = 20 μs Tj= 125°C 2.0 A
PG(AV) Average gate power dissipation Tj= 125°C 2.0 W
Tstg Storage junction temperature range - 40 to + 150°C
Tj Operating junction temperature range - 40 to + 125
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如果你当真就用这个极限工作数据来做电路。烧管是很正常的
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首先电磁发射线圈的电感值不是固定的，感应式的非顺磁性发射物会减小线圈的电感，跟铜芯可调电感同理！其次！磁阻式发射，出现磁通饱和的情况下，电感会下降！电流上升形成一个电流冲击。
所以拿了70TPS16 除了要考虑电容大小 电感大小之外。还要考虑电感变化问题，即发射物对电感值的影响问题。
所以拿了70TPS16 除了要考虑电容大小 电感大小之外。还要考虑电感变化问题，即发射物对电感值的影响问题。
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由于大电流高压的可控半导体开关非常昂贵，本着最小成本最大效果的DIY精神。本帖讨论如何合理利用廉价的晶闸管。对于线圈部分的问题简单掠过不予详细讨论。
电路分析和设计首先得从拓扑上分析。如何用最快的上升率和最短的时间完成电容到电感的放电过程咧？怎么用有限功率的开关来达到最大的总电流呢？
假设：
450V 2000μF的电解电容X6个 总储能约1200焦耳
70TPS16晶闸管X6个
先不考虑电容均流均压问题。只考虑晶闸管和电容在电路当中拓扑位置的问题。
电容组合方式有如下几种方式：
A：6串 2.7kv
B:2串3并 0.9Kv
C:3串2并 13.5kv
D:6并 450V
A方案，电压过高，否定
B方案，电压适中，电容并联，有利于减小电容组的等效串联电阻。不超过1000V
C方案：电压最接近70tps16的耐压值。晶闸管通过的功可以达到率最大，但是也最容易超载。
D方案：电压最低，电容组放电电流最大。
综合看来，BCD方案各有千秋。
储能电容组的主要晶闸管开关位置，不知道大家一般怎么做，借用下
ビリビリ女大神的图，原帖地址：XXXXXXXXXXXXXXXXXXXXXXXX/t/23212
![4.png]()
这种方式是电容组和SCR各自独立，各个电容的电流是经过并联然后汇总到SCR，这种方式在电容总量大，SCR要又省钱的情况下是很不利的，如果并联SCR来提高电路的电流，的话，电容组和SCR组都要分别均衡。增加复杂度和成本。而且并联的每个scr不能发挥出最大效能。
电路分析和设计首先得从拓扑上分析。如何用最快的上升率和最短的时间完成电容到电感的放电过程咧？怎么用有限功率的开关来达到最大的总电流呢？
假设：
450V 2000μF的电解电容X6个 总储能约1200焦耳
70TPS16晶闸管X6个
先不考虑电容均流均压问题。只考虑晶闸管和电容在电路当中拓扑位置的问题。
电容组合方式有如下几种方式：
A：6串 2.7kv
B:2串3并 0.9Kv
C:3串2并 13.5kv
D:6并 450V
A方案，电压过高，否定
B方案，电压适中，电容并联，有利于减小电容组的等效串联电阻。不超过1000V
C方案：电压最接近70tps16的耐压值。晶闸管通过的功可以达到率最大，但是也最容易超载。
D方案：电压最低，电容组放电电流最大。
综合看来，BCD方案各有千秋。
储能电容组的主要晶闸管开关位置，不知道大家一般怎么做，借用下
ビリビリ女大神的图，原帖地址：XXXXXXXXXXXXXXXXXXXXXXXX/t/23212
这种方式是电容组和SCR各自独立，各个电容的电流是经过并联然后汇总到SCR，这种方式在电容总量大，SCR要又省钱的情况下是很不利的，如果并联SCR来提高电路的电流，的话，电容组和SCR组都要分别均衡。增加复杂度和成本。而且并联的每个scr不能发挥出最大效能。
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现在提出一种电容组开关组结合起来并且统一均衡的结构，基本理念是分布式储能分布式开关统一均衡。
如下，L1-L2-L3由于软件没有符合要求的器件，所以用了三个独立的电感画出来，其实这三个电感是绕在同一个磁环上面的星形接法的均流电感。偶数的话就不用这么麻烦。夜深了，肚子也不胀了。睡觉先上图，明天还有事情。估计不能继续弄完这个主题了。![SCR和电容组.png]()
相比电容组和开关组分离的结构，这种结构更简洁，在晶闸管载流能力有限的情况下，能安全地得到几倍的电流。形象来说想控制大河的通断，却没有在大河上造大水库的能力，那么就用小水库把所有支流都截断，也能达到跟大水库一样的效果。
另外，这种结构还带来一个好处，就是鲁棒性更好（额 安全性可靠性 容错性，）。3:28，真的太晚了。必须睡觉了.........未完待续...
如下，L1-L2-L3由于软件没有符合要求的器件，所以用了三个独立的电感画出来，其实这三个电感是绕在同一个磁环上面的星形接法的均流电感。偶数的话就不用这么麻烦。夜深了，肚子也不胀了。睡觉先上图，明天还有事情。估计不能继续弄完这个主题了。
相比电容组和开关组分离的结构，这种结构更简洁，在晶闸管载流能力有限的情况下，能安全地得到几倍的电流。形象来说想控制大河的通断，却没有在大河上造大水库的能力，那么就用小水库把所有支流都截断，也能达到跟大水库一样的效果。
另外，这种结构还带来一个好处，就是鲁棒性更好（额 安全性可靠性 容错性，）。3:28，真的太晚了。必须睡觉了.........未完待续...
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出门了，等车中 ，找了个网吧上网 继续：
![SCR和电容组.png]()
时间仓促充电和均压电路没有做。在外面改不了图，将就吧
之前讲过，电容组并联之后，再用晶闸管并联作为开关的方式，很不理想。根本不能充分发挥开关管的性能。
而开关管如上图串连在两个电容之间避免了之前的缺陷，能节省掉重复的电流均衡措施，而且每个开关管单独负责并联电容组的其中一组。 当开关出现细微的不同步的时候，相当于三组串联电容分开投切。每次投切的容量为C总 /3。即使开关导通时间不同步，也不怕超额电流集中涌过单个晶闸管：
I总=C总*du/dt
所以每次切的电容为1/3C总，则每次投切电容组的时候，电容电流为I总电流的1/3。
在这种情况下可以放心的利用晶闸管的短时间浪涌电流的承受能力，在规定时间内，根据管子质量和其他因素进行保守估计，单管能导通峰值可到达1KA，总电路电流峰值可以承受3KA。这样，即使是使用便宜的70TP12-70TP16管子也能安全可靠地获得跟昂贵的大电流管子一样的性能。
如果是电容组并联输出之后，在经过并联的晶闸管开关的话，一旦出现导通时间差，电流集中在一个管子上面时。单个管子承受的电流则等于I总。
两者相差三倍。
时间仓促充电和均压电路没有做。在外面改不了图，将就吧
之前讲过，电容组并联之后，再用晶闸管并联作为开关的方式，很不理想。根本不能充分发挥开关管的性能。
而开关管如上图串连在两个电容之间避免了之前的缺陷，能节省掉重复的电流均衡措施，而且每个开关管单独负责并联电容组的其中一组。 当开关出现细微的不同步的时候，相当于三组串联电容分开投切。每次投切的容量为C总 /3。即使开关导通时间不同步，也不怕超额电流集中涌过单个晶闸管：
I总=C总*du/dt
所以每次切的电容为1/3C总，则每次投切电容组的时候，电容电流为I总电流的1/3。
在这种情况下可以放心的利用晶闸管的短时间浪涌电流的承受能力，在规定时间内，根据管子质量和其他因素进行保守估计，单管能导通峰值可到达1KA，总电路电流峰值可以承受3KA。这样，即使是使用便宜的70TP12-70TP16管子也能安全可靠地获得跟昂贵的大电流管子一样的性能。
如果是电容组并联输出之后，在经过并联的晶闸管开关的话，一旦出现导通时间差，电流集中在一个管子上面时。单个管子承受的电流则等于I总。
两者相差三倍。
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引用 ApocalypseTANK:额你来看看，我设计的电路和你烧管的电路有什么不同。 还有电流上升率。不难分析新电流结构的di/dt，也是管子数的n倍。
那是我，我用可控硅当鞭炮，电压是前所未有的1200v容量150uf，不过我模拟的实在标称量之内的，10个的损失了4个，电流上升率一直让我头疼，之后大功率下我用自己改装的空开了，我不得不说你花一样的钱买一个大号的可控硅保险很多，下次花个100...
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从广州回来了！实践还没有，这篇帖子，方案是可行的，就是具体计算方面，用多大的电感，允许的时间差多少，加了均衡电感对电流上升速率影响多少，用多大的磁芯，磁芯到达饱和的时间多少，这些我目前都无法计算，知识缺乏，学到用时方恨少啊！
这个电路，让均衡电感的磁芯可以在支路完全导通之后饱和的话，磁芯饱和反而在这里起到一个脉冲压缩的作用。不过饱和的时间要掌握非常好，还有饱和之后的尖峰电流不能超过晶闸管的承受电流和承受时间。
这个电路，让均衡电感的磁芯可以在支路完全导通之后饱和的话，磁芯饱和反而在这里起到一个脉冲压缩的作用。不过饱和的时间要掌握非常好，还有饱和之后的尖峰电流不能超过晶闸管的承受电流和承受时间。
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引用 潜伏者:噢哈哈！潜伏者来了啊。我这个电路，是为了做一个实验才弄的，我在旺旺跟你说过的。集成线圈和导轨的优点，对时间同步和关断要求不是很高，但是对电流需求很大，电流小了没什么效果，目前条件有限。只试过两百安培。只感觉稍微手震一下。等其他东西到位了才能做。
既然是可控硅的问题，我也来说两句。首先纠正一下，我从30v起步，很快玩到了1350v，而且容量是600uf。当时还不知道70tps16这个型号，所以花20元买bca60-1600，从字面可以看出，这个是1600v耐压的可控硅，但是额定电流只...
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引用 潜伏者:嗯嗯，中间接是有点麻烦，那就换到两边。用900V充电这样充电线路就可以简单很多了。还有你的T2正式版和分控板都弄好了吗？
既然是可控硅的问题，我也来说两句。首先纠正一下，我从30v起步，很快玩到了1350v，而且容量是600uf。当时还不知道70tps16这个型号，所以花20元买bca60-1600，从字面可以看出，这个是1600v耐压的可控硅，但是额定电流只...
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Imax=Umax*Sqrt（C/L）固定的L，计算结果是单组电容导通的话，峰值电流会比2组导通 3组导通的还要大
如上图的设电容组 0.005H电感，单组1000μ导通，峰值大约2200A 两组导通大约1800A 三组导通峰值却不超过1260A
...也就是说 三组导通，平均每个管才420A左右
事情远远没有我当初想的那么简单啊重新计算吧 先不考虑电阻
首先要求半波周期小于10ms 即0.01s
t=πsqrt（LC）目前C是3000μF 即0.003F
则 π*sqrt（L*0.003）<0.01
L<0.0000531H
即L<53μH
取0.00005H的话
Imax=Umax*Sqrt（C/L）
=900*sqrt（0.003/0.00005）
≈6971A
三个平均每个2323A..... 超标了 电容太大了
文字输入公式还是很麻烦的，sqrt是开方的意思 sqr则是平方的意思
如上图的设电容组 0.005H电感，单组1000μ导通，峰值大约2200A 两组导通大约1800A 三组导通峰值却不超过1260A
...也就是说 三组导通，平均每个管才420A左右
事情远远没有我当初想的那么简单啊重新计算吧 先不考虑电阻
首先要求半波周期小于10ms 即0.01s
t=πsqrt（LC）目前C是3000μF 即0.003F
则 π*sqrt（L*0.003）<0.01
L<0.0000531H
即L<53μH
取0.00005H的话
Imax=Umax*Sqrt（C/L）
=900*sqrt（0.003/0.00005）
≈6971A
三个平均每个2323A..... 超标了 电容太大了
文字输入公式还是很麻烦的，sqrt是开方的意思 sqr则是平方的意思
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....电容大不一定是好事，电容单个容量小一些还是好的。哎 没计算过就买东西是大忌，我就买了6个2000μ的.........................哭
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AAC701PMV502 大功率平板可控硅谁知道数据？
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三个串联然后并联 电容大概是0.000666666F 在10ms内的话 电感小于47mH就可以了 选40计算一下看 擦擦不会吧 差别那么大 才150A不到？
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