输入输出脉冲的时间差=AND GATE延迟。

用到了两个4bit加法器，和两个8bit寄存器。再加两个4bit加法器以及两个8bit寄存器的话，可以实现16bit=65536级调制，但是整个电路的最高工作速度会降低（加法器串联，输出稳定时间变长）。



原理非常简单，不断地向寄存器累加输入值，用是否进位来决定下一个脉冲是否输出。当输入值为255的时候，每一次累加都会导致进位，所以所有脉冲都会输出；输入值为0的时候，累加结果不会变化，不会产生进位，就没有脉冲输出。

cadence仿真波形。图中输入脉冲频率为5MHz。


最后分享一下其中的故事。我起初是根本不懂数字逻辑的（懂也仅限于与非或门，加减法那些，没有实际搭过电路）。看到yanli网友发的PSM调制用了4个IC加一大堆飞线，才实现16级PSM，我当时就吹牛说我用deltasigma能够做得更好，还说如果用deltasigma只要加法器寄存器云云（其实我当时是一半懂一半吹牛，不过既然吹了就要做出来……）。但是我只会单片机，所以之前用单片机做了一个，速度只能刷到500k。要让速度上MHz级别，显然就不能用软件的方法了，yanli网友的选择是CPLD，而我就决定用逻辑ic实现。

同一时间，我还看到了古人画的基准板子，觉得画得很漂亮，知道是cadence画的。于是就装了庞大复杂恐怖可怕的cadence，花了好几个小时看自带的help里面的教程（麻痹全英文的）。

然后这个delta sigma PSM，是我用cadence第一次设计电路并用PSpice模拟，我觉得能做到这个水平，已经很对得起我自己了。那两个寄存器和加法器ic我原先都不知道，查手册查到的。