好的，多谢推荐。这个CPLD/FPGA，如果内部逻辑，触发器到触发器之间的计算深度控制得比较小（比如说，不大于两个16bit数相加），主频和IO频率大致能飙到多高？我希望能尽量高到几百MHz的，越高越好（用数字做射频，会有这些古怪需求），看看有没有戏。
补：如果飙不上去，那么继续降低计算深度，频率上限大致能到多少？我想看看它的极限性能能否够得上我的需求。
有广泛科技爱好的中年大叔。 本职是通信研究工程师/科学家。 爱好机械，电子/信号处理/单片机/数电/模电/强电，物理/量子力学/电动力学/宇宙/粒子，化学，电机，热机，材料。。。 追求理解世间万物，对how it works有迷之执着。 渴望从或微小或宏大的事物中看到某种先定的和谐，并品味上帝造物之美。
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