组合逻辑电路理论上的信号频率上限受竞争延迟而定，LEs一般为7ns，考虑10倍信号稳定时间和裕度。
我会考虑让它工作中取100ns的信号半周期，也就是5MHz左右会比较保险，如果做好了优化可能可以工作在这个频率3-4倍。
如果是从DRSSTC驱动板的角度来看，FDD电路在高频会有轻微共态，不建议超过1MHz。
曾是化学爱好者转到火箭爱好者最后变成电子爱好者的科创爱好者。
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