1。ABEL语言已经淘汰；

2。VHDL是由军方开发的，语法非常严谨，自由度不高，VerilogHDL出现以前

广泛应用，RTL级开发没有什么问题，但是描述Testbench很不方便，一般

集成电路行业有十几年经验以上的人由于不愿接受Verilog会去使用；

3。Verilog是由民间公司（Cadence）开发的，语法简单，自由度高，类似

C语言，易学，尤其在高层建模上有极大优势，有PLI接口，可以与C，C++

等语言对接。当前几乎所有的IC公司都规定必须使用Verilog语言，VHDL

一般只有在使用从前的IP时才会碰到。