[大坑，蠢设计，慢更]基于张驰振荡器的CMOS PLL设计

该设计由如下几个部分构成：

 

XXXXO 压控振荡器

该部分作为内置振荡器，由一个张驰振荡器构成，其理想模型如下：

 

 理想模型结构非常简单，假设施密特触发器不产生延迟，此时整个电路的振荡频率只与电容大小、充放电电流大小和施密特触发器的阈值电压有关，可得

$f_{OSC}=(2\frac{C(V_{TH}-V_{TL})}{I_{0}\ast V_{control}})^{-1}$

XXXXD 鉴相/鉴频器

该部分检测输入和输出的相位差和频率差，并反馈给VCO

计划使用传统的双D触发器PFD，延迟约5级反相器延迟

该部分暂未开始设计。。。。

3.LPF 环路低通滤波器

该部分将PFD输出的信号低通滤波之后产生Vcontrol信号，供给VCO

参考拉扎维的《模拟CMOS集成电路设计》，计划使用电流源配合电荷泵的结构。

很遗憾，暂未开始设计。。。

第一部分：VCO 的设计

接下来的所有手工分析基于SPICE Level1模型。

在CMOS设计中，我们使用电流镜作为电流源

 图为PMOS电流镜和NMOS电流镜

已知

$I_{Ref}=\frac12\mu_{ch}C_{OX}(\frac WL)_{Ref}(V_{GS}-V_{TH})^2$

$I_{Out}=\frac12\mu_{ch}C_{OX}(\frac WL)_{Out}(V_{GS}-V_{TH})^2$

可得(在沟道长度和工艺条件一致的情况下)

$I_{Out}=\frac{(W/L)_{Out}}{(W/L)_{Ref}}I_{Ref}$

模拟开关在这里则使用一个简单的非门

 它的直流阻抗直接等效为其输出电阻ro

 理想情况下，令VTH=3/4VCC，VTL=1/4VCC，C=30.3fF ， Iout=500uA，可得此时振荡频率约1.5GHz

那么仿真结果呢？

 看起来挺“理想”，怎么输出频率粗算下来有点不对头？足足高了一倍有余！

这不是最严重的问题，当继续减小参考电流，会出现两个问题（如下图所示，参考电流5uA）：

1.振荡频率并没有如同我们想得那样线性的下降

2.输出的占空比会发生显著的变化

3.施密特触发器的触发电压发生了变化（这个我暂时没分析出原因）

 发生了什么？

从两个开关管的电流波形中，可以看出一些端倪

 可以看出，P管流过的平均电流远高于N管流过的平均电流，且两者的平均电流都高于电流源设定的拉/灌电流50uA，为什么？

对两个电流源管的VD进行仿真，可以发现两个电流源管经历了从线性区到饱和区的转变过程，这解释了为什么这两个电流源工作的如此之差。

 个人的一些定性分析：在开关管刚开通时，电流镜管本身处在线性区，因为寄生扩散电容CDS的存在，电流镜管的VDS只能逐渐升高，因此出现了电流的尖峰。

占空比问题的解决：上图中N电流源管的尺寸是P管的1/2（当时考虑到电子迁移率是空穴的2倍），但是没考虑到MOS管寄生的电容，将N管尺寸扩大之后占空比问题得到了解决。

电流源问题的解决思路：

1.想办法让电流源管永远工作在饱和区（有限的分析显示要么以功耗为代价，要么不可能）

2.在电流源设计中，在电流镜本身加入使能端（这对电流源电路提出了较高的要求）

3.更换电路结构

在接下来的帖子中，我会试图手工对现在这个电路进行有限的定量分析，以及参考current steering DAC中开关电流源的设计给这个VCO设计出一个更好的解决方案，补充Bias Current Generator和输出滤波器的设计。

一个暂时的后记：

为什么要做这个设计？我承认用张驰振荡器作为PLL的核心是一件非常蠢的设计，蠢到在网上几乎无法搜到相关的论文。但是，如果成了，证明就算是蠢设计，精良的设计也可以让它达到可用的地步;成不了，证明蠢设计永远是蠢设计，坑，别踩。无论如何，我能证明点事情，不是吗？

这个腦洞怎么来的？一方面是初学者的初生牛犊不怕虎，另外呢，是和大光同学开玩笑的时候想到的去设计一些去“加速老板破产”的设计，一个是这个，最后我希望它能被优化到可以用在一片山寨版R820T里本振的地步，另一个就是山寨一片AD9361，用环形振荡器做PLL。所以，这个系列能写的东西非常多，时间跨度会非常长

最后说句老实话，本人只是一个初学者，基础知识比较缺乏，而且如各位所见，在设计中遇到了不少的问题，所以，这个帖子会更新的比较慢，与其说是一个项目展示，不如说是踩坑笔记，很多的定性分析和相关仿真我会在之后慢慢补齐，还请各位看官见谅。如果论坛里有搞模拟IC设计的朋友在此加以点拨，鄙人谨表欢迎，如有错误，还请各位不吝斧正。

睡了睡了。